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Analog Devices Inc. ADF4196 분수형 N PLL 주파수 합성기

Analog Devices ADF4196 분수형 N PLL 주파수 합성기는 무선 송신기 및 수신기의 상향 변환 및 하향 변환 부분에 LO(국부 발진기)를 구현합니다. ADF4196의 설계 장치는 기지국에 대한 GSM/EDGE 잠금 시간 요구 사항을 충족시킵니다. 이 시리즈의 고속 안정화 기능을 바탕으로, ADF4196은 펄스 도플러 레이더 애플리케이션에 매우 적합합니다. 설계 장치에 저잡음, 디지털 위상 주파수 검출기(PFD) 및 정밀 차동 차지 펌프가 포함됩니다. ADF419의 차동 증폭기는 차동 차지 펌프의 출력을 외부 전압 제어 발진기(VCO)용 단일 종단 전압으로 변환합니다. N 분할기와 함께 시그마-델타(Σ-Δ) 기반 분수형 보간기를 사용하여 프로그램 가능한 계수 분수형 N 분할을 할 수 있습니다. 설계자는 VCO 및 외부 루프 필터와 함께 합성기를 사용할 경우 완전한 위상 동기 루프(PLL)를 구현할 수 있습니다. ADF419의 스위칭 아키텍처는 PLL의 GSM 타임 슬롯 가드 주기 내 안정화를 보장합니다. 이 스위칭 아키텍처에서는 보조 PLL 및 이와 관련된 절연 스위치가 필요하지 않습니다. 분수형 N PLL 아키텍처는 이전의 핑퐁식 GSM PLL 아키텍처에 비해 복잡성, PCB 면적, 차폐 및 특성화를 줄여줍니다.

The ADF419 features a switching architecture that ensures that the PLL settles within the GSM time-slot guard period. This switching architecture eliminates the need for a second PLL and associated isolation switches. As a result, the fractional-N PLL architecture decreases the complexity, PCB area, shielding, and characterization compared to previous ping-pong GSM PLL architectures.
 

특징

  • Fast settling, fractional-N PLL architecture
  • Single PLL replaces ping-pong synthesizers
  • Frequency hop across GSM band in 5μs with phase settled within 20μs
  • 1 degree rms phase error at 4GHz RF output
  • Digitally programmable output phase
  • RF input range up to 6GHz
  • 3-wire serial interface
  • On-chip, low-noise differential amplifier
  • −216dBc/Hz phase noise figure of merit

애플리케이션

  • GSM/EDGE base stations
  • PHS base stations
  • Pulse-Doppler radar
  • Instrumentation and test equipment
  • Beam-forming/phased array systems

Functional Block Diagram

Analog Devices Inc. ADF4196 분수형 N PLL 주파수 합성기
게시일: 2017-02-24 | 갱신일: 2022-03-11