Texas Instruments SN74SSCSS32864 25비트 구성 가능 레지스터 버퍼
Texas Instruments SN74SSCSS32864 25비트 구성 가능 레지스터 버퍼는 1.7~1.9V VCC 범위에서 작동하도록 설계되었습니다. 1:1 핀아웃 구성에서 9개의 SDRAM 로드 장치를 구동하기 위해 DIMM당 하나의 장치만 필요합니다. 1:2 핀아웃 구성에서 18개의 SDRAM 로드 장치를 구동하기 위해 DIMM당 2개의 장치가 필요합니다. 모든 입력은 LVCMOS인 재설정(RESET) 및 제어(Cn) 입력을 제외하고 SSTL_18입니다. 모든 출력은 종단 처리되지 않은 DIMM 로드 장치에 최적화된 에지 제어 회로로, SSTL_18 사양을 충족합니다.
Texas Instruments SN74SSTUB32864는 차동 클록(CLK 및 CLK)에서 작동합니다. 데이터는 CLK의 교차로 등록되고 CLK는 낮아집니다. C0 입력은 레지스터-A 구성(낮은 경우)에서 레지스터-B 구성(높은 경우)까지 1:2 핀아웃의 핀아웃 구성을 제어합니다. C1 입력은 25비트 1:1(낮은 경우)에서 14비트 1:2(높은 경우)까지 핀아웃 구성을 제어합니다. 정상 작동 중에는 C0 및 C1을 전환하지 않아야 합니다. 컨트롤은 원하는 모드에서 레지스터를 구성하기 위해 유효한 로우 또는 하이 레벨에 고정 배선되어야 합니다. 25비트 1:1 핀아웃 구성에서 A6, D6 및 H6 단자는 낮은 수준으로 구동되며 DNU(Do-Not-Use) 핀입니다.
DDR2 RDIMM 애플리케이션에서, RESET은 CLK 및 CLK에 대해 완전히 비동기식으로 지정됩니다. 따라서 두 개 사이에 타이밍 관계를 보장할 수 없습니다. 리셋 시, 레지스터가 제거되고 차동 입력 수신기를 비활성화하는데 필요한 시간에 비해 데이터 출력이 빠르게 구동됩니다. 하지만 리셋 해제 시, 이 레지스터는 차동 입력 수신기를 활성화하는 데 필요한 시간에 비해 빠르게 활성화됩니다. 데이터 입력이 로우에 있는 한 RESET의 로우-하이 변환에서 수신기가 완전히 활성화되는 시간 동안 클록이 안정화되고 SN74SSTUB32864의 설계 장치가 출력이 로우를 유지하도록 보장하므로 출력 측에 글리치가 발생하지 않습니다.
특징
- Texas Instruments Widebus+™ 제품군 구성 요소
- 핀아웃이 DDR2 DIMM PCB 레이아웃 최적화
- 25비트 1:1 또는 14비트 1:2 등록 버퍼로 구성 가능
- 칩 선택 입력이 변화하는 상태에서 데이터 출력을 게이트하고 시스템 소비전력을 최소화
- 출력 에지 제어 회로가 종단되지 않은 라인에서 스위칭 잡음 최소화
- SSTL_18 데이터 입력 지원
- 차동 클록(CLK 및 CLK) 입력
- 제어 및 재설정 입력에서 LVCMOS 스위칭 레벨 지원
- 산업 온도 범위(-40~85°C) 지원
- RESET 입력은 차동 입력 수신기를 비활성화하고, 모든 레지스터를 재설정하며, 모든 출력을 강제로 낮게 유지함
게시일: 2021-02-05
| 갱신일: 2022-03-28