Renesas Electronics 8A34004 IEEE 15888 시스템 동기화 장치
Renesas Electronics 8A34004 IEEE 15888 시스템 동기화 장치는 패킷 기반 및 물리 계층 기반 장비 동기화를 위한 SMU(동기화 관리 장치)입니다. Renesas ClockMatrix™ 제품군의 다중 채널 타이밍 장치 중 하나인 8A34004는 IEEE 1588 및 SyncE(동기식 이더넷) 기반 클록을 위한 타이밍 기준, 클록 소스 및 타이밍 경로를 관리하는 도구를 제공합니다. PLL 채널은 주파수 합성기, 지터 감쇠기, DCO(디지털 제어 발진기) 또는 DPLL(디지털 위상 잠금 루프)로 독립적으로 작동할 수 있습니다.
8A34004는 각각 DPLL 또는 DCO로 구성할 수 있는 여러 독립적인 타이밍 경로를 지원합니다. 입력-입력, 입력-출력 및 출력-출력 위상 왜곡은 모두 정확하게 관리할 수 있습니다. 이 장치는 100GBASE-R, 40GBASE-R, 10GBASE-R, 10GBASE-W 및 저속 이더넷 인터페이스뿐 아니라 SONET/SDH 및 PDH 인터페이스 및 IEEE 1588 TSU(시간 스탬프 장치)와 같은 인터페이스를 직접 동기화할 수 있는 저지터 클록을 출력합니다.
내부 시스템 APLL은 25~54MHz의 주파수를 제공하는 낮은 위상 잡음 기준 클록이 제공되어야 합니다. 시스템 API의 출력은 장치에서 모든 FOD(분수형 출력 분배기)에 의한 클록 합성에 사용됩니다. 이 시스템 APLL 기준 장치는 OSCI 핀에 연결된 외부 크리스털 발진기 또는 OSCI 핀과 OSCO 핀 사이에 연결된 크리스털을 사용하는 내부 발진기에서 얻을 수 있습니다.
Renesas Electronics 8A34004 SMU는 향상된 열 성능을 위해 노출 패드가 있는 7mm x 7mm VFQFPN(매우 미세한 피치의 쿼드 평면 팩 무연) 패키지로 제공됩니다.
특징
- 독립적인 타이밍 채널 2개
- 각각은 주파수 합성기, 지터 감쇠기, DCO(디지털 제어 발진기) 또는 DPLL(디지털 위상 잠금 루프)로 작동할 수 있음
- DPLL, 전기통신 호환 클록 생성
- 동기식 이더넷에 대한 ITU-T 8262 규격 준수
- 레거시 SONET/SDH 및 PDH 요구 사항 준수
- 12~22kHz 범위의 차단 주파수로 프로그래밍 가능한 DPLL DLF(디지털 루프 필터)
- 콤보 버스를 사용해 주파수 정보를 공유하여 ITU-T 8273.2 규격 준수를 간소화하는 DPLL/DCO 채널
- DPLL과 DCO 모드 간 전환은 히트리스 및 동적으로 이루어짐
- T-BC에서 외부 위상/시간 입력 인터페이스 지원을 간소화하기 위한 DCO와 DPLL 모드 간의 자동 기준 스위칭
- FOD(분수형 출력 분배기)를 통해 입력 주파수와 무관한 출력 주파수 생성
- 1ps 분해능으로 출력 위상 튜닝을 지원하는 각각의 FOD
- 차동 출력 4개/LVCMOS 출력 8개
- 5Hz~1GHz 주파수(LVCMOS의 경우 250MHz)
- 150fs RMS 미만의 지터(10kHz~20MHz)
- LVCMOS, LVDS, LVPECL, HCSL, CML, SSTL 및 HSTL 출력 모드 지원
- 선택 가능한 차동 출력 스윙: 400mV/650mV/800mV/910mV
- 3V, 2.5V 또는 1.8V의 독립적인 출력 전압
- 5V 또는 1.2V를 추가적으로 지원하는 LVCMOS
- 총 ±180° 범위에서 1~2ns 단계씩 개별적으로 프로그래밍 가능한 각 출력의 클록 위상
- 차동 2개/단일 종단 4개 클록 입력
- 5Hz~1GHz의 주파수 지원
- 모든 입력은 임의의 또는 모든 타이밍 채널에 매핑 가능
- 서로 독립적인 중복 입력 주파수
- 모든 입력은 선택 가능한 기준 클록 입력과 관련된 EPPS(심지어 초당 펄스), 1PPS(초당 펄스), 5PPS, 10PPS, 50Hz, 100Hz, 1kHz, 2kHz, 4kHz 및 8kHz의 외부 프레임/동기화 펄스로 지정 가능함
- 최대 ±1.638ms의 입력당 프로그래밍 가능 위상 오프셋(1ps 단계씩 프로그래밍 가능)
- 레퍼런스 모니터는 LOS, 활동, 주파수 모니터링 및/또는 LOS 입력 핀에 따라 자격 기준을 충족하거나 미충족
- 모든 입력 클록 기준에 LOS(신호 손실) 입력 핀(GPIO를 통해)을 할당할 수 있음
- 자동 레퍼런스 선택 상태 시스템은 레퍼런스 모니터, 우선순위 테이블, 복귀/비 복귀 및 기타 프로그래밍 가능한 설정을 기반으로 각 DPLL에 대한 액티브 레퍼런스를 선택함
- 시스템 APLL은 기본 모드 크리스털(25~54MHz) 또는 크리스털 발진기에서 작동함
- 시스템 DPLL은 1~150MHz의 거의 모든 주파수에서 작동하는 XO, TCXO 또는 OCXO를 수용함
- PTP(정밀 시간 프로토콜)/IEEE 1588 클록을 합성하기 위해 DCO로 DPLL 구성 가능
- DCO는 11 × 10-16 미만의 주파수 분해능으로 PTP 기반 클록을 생성함
- DPLL 위상 감지기는 1ps 미만의 정밀도로 TDC(Time-to-Digital Converter)로 사용할 수 있음
- 1MHz I2C 또는 50MHz SPI 직렬 프로세서 포트
- 이 장치는 다음을 통해 재설정한 후에 자동으로 구성할 수 있습니다.
- 최대 16가지 구성을 갖는 내부 고객 정의 가능 일회성 프로그래밍 가능 메모리
- 별도의 I2C 마스터 포트를 통한 표준 외부 I2C EPROM
- 1개의 JTAG 영역 스캔 지원
- -40~+85°C 작동 온도 범위
- 7mm x 7mm VFQFPN48 패키지
애플리케이션
- 코어 및 액세스 IP 스위치 및 라우터
- 동기식 이더넷 장비
- ITU-T 8273.2에 따른 T-BC(전기통신 경계 클록) 및 T-TSC(전기통신 시간 슬레이브 클록)
- 10Gb, 40Gb, 100Gb 이더넷 인터페이스
- 중앙 사무실 타이밍 소스 및 배포
- 4.5G 및 5G 네트워크 장비용 무선 인프라
관련 제품
Renesas Electronics 9FGL PCI Express (PCIe) Clock Generators
The heart of PCIe timing and the gating factor in system performance and reliability.
블록 선도
패키지 외형
게시일: 2021-06-14
| 갱신일: 2022-03-11