Analog Devices Inc. HMC7043 클록 버퍼
Analog Devices HMC7043 고성능 클록 버퍼는 병렬 또는 직렬(JESD204B) 인터페이스 중 하나를 사용하여 구성된 고속 데이터 변환기에서 매우 낮은 위상 잡음 기준 신호의 분포를 관리합니다. 다중 반송파 LTE 및 GSM 기지국용으로 설계된 3.2GHz HMC7043 클록 버퍼는 다양한 분포 및 클록 관리 기능을 포함하고 있습니다. 이러한 기능들이 기본 대역과 무선 카드 클록 트리 설계를 간소화합니다. 14개의 저잡음 및 구성 가능 출력부가 있는 HMC7043 클록 버퍼가 기지국(BTS) 시스템에서 FPGA와 ADC/DAC 구성 요소 간의 연동 시 유연성을 제공합니다. 14개의 채널은 각각 독립적이고 유연한 위상 관리 기능을 갖추고 있습니다. RF SYNC 기능은 결정론적으로 여러 HMC7043 클록 버퍼를 동기화합니다. 이러한 작업을 통해 구성 요소 간의 프레임 정렬 작업을 간소화하고 모든 클록 출력이 동일한 에지를 가지고 시작하도록 보장합니다. SPI 프로그래밍 가능 전력 공급/성능 조절 기능은 데이터 변환기의 적절한 설정 및 유지 시간을 보장합니다. HMC7043 장치는 2457.6MHz에서 15fs rms 미만의 지터 성능을 달성하여 고속 데이터 변환기의 신호 대 잡음 비와 동적 범위를 개선합니다. 이 장치는 또한 983MHz에서 −155.2dBc/Hz의 매우 낮은 잡음 층을 가지고 있어 탁월한 가시 성능으로 frac-N LO 신호를 분산시킵니다.
With 14 low-noise and configurable outputs, the HMC7043 clock buffers provide flexibility in interfacing the FPGA and ADC/DAC components in base transceiver station (BTS) systems. Each of the 14 channels features independent, flexible phase management. The RF SYNC feature deterministically synchronizes multiple HMC7043 clock buffers. This operation simplifies frame alignment between the components and ensures that all clock outputs start with the same edge. SPI-programmable power/performance adjustment ensures proper setup and holds times for the data converters.
The HMC7043 devices achieve <15fs rms jitter performance at 2457.6MHz to improve a high-speed data converter’s signal-to-noise ratio and dynamic range. The devices also have a very low noise floor of −155.2dBc/Hz at 983MHz to distribute frac-N LO signals with excellent spurious performance.
특징
- JEDEC JESD204B support
- Low additive jitter: <15fs rms at 2457.6MHz (12kHz to 20MHz)
- Very low noise floor: −155.2dBc/Hz at 983.04MHz
- Up to 14 LVDS, LVPECL, or CML type device clocks (DCLKs)
- Maximum CLKOUTx/CLKOUTx and SCLKOUTx/SCLKOUTx frequency of 3200MHz
- JESD204B-compatible system reference (SYSREF) pulses
- 25ps analog and ½ clock input cycle digital delay
- Independently programmable on each of 14 clock output channels
- SPI-programmable adjustable noise floor vs. power consumption
SYSREF valid interrupt to simplify JESD204B synchronization - Supports deterministic synchronization of multiple HMC7043 devices
- RFSYNCIN pin or SPI-controlled SYNC trigger for output synchronization of JESD204B
- GPIO alarm/status indicator to determine system health
- Clock input to support up to 6GHz
- 48-lead, 7mm × 7mm LFCSP package
애플리케이션
- JESD204B clock generation
- Cellular infrastructure (multicarrier GSM, LTE, W-CDMA)
- Data converter clocking
- Phase array reference distribution
- Microwave baseband cards
Block Diagram
Application Note
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Evaluation Kit
Analog Devices Inc. EK1HMC7043LP7 평가 키트
HMC7043 클록 버퍼의 기능을 평가하는 콤팩트하고 사용이 용이한 플랫폼.